要想得到零邊沿時(shí)間的理想方波，理論上是需要無窮大頻率的頻率分量。如果比較高只考慮到某個(gè)頻率點(diǎn)處的頻率分量，則來出的時(shí)域波形邊沿時(shí)間會(huì)蛻化，會(huì)使得邊沿時(shí)間增大。例如，一個(gè)頻率為500MHz的理想方波，其5次諧波分量是2500M,如果把5次諧波以內(nèi)所有分量成時(shí)域信號，貝U其邊沿時(shí)間大概是0.35/2500M=0.14ns,即140ps。

我們可以把數(shù)字信號假設(shè)為一個(gè)時(shí)間軸上無窮的梯形波的周期信號，它的傅里葉變換

對應(yīng)于每個(gè)頻率點(diǎn)的正弦波的幅度，我們可以勾勒出虛線所示的頻譜包絡(luò)線， 可以看到它有兩個(gè)轉(zhuǎn)折頻率分別對應(yīng)1/材和1/”（刁是半周期，。是邊沿時(shí)間）

從1/叫轉(zhuǎn)折頻率開始，頻譜的諧波分量是按I/?下降的，也就是-40dB/dec （-40分貝每 十倍頻，即每增大十倍頻率，諧波分量減小100倍）。可以看到相對于理想方波，從這個(gè)頻 率開始，信號的諧波分量大大減小。 上升時(shí)間是數(shù)字信號另一個(gè)非常關(guān)鍵的參數(shù)，它反映了一個(gè)數(shù)字信號在電平切換時(shí)邊沿變化的快慢。甘肅數(shù)字信號測試執(zhí)行標(biāo)準(zhǔn)

我們經(jīng)常使用到的總線根據(jù)數(shù)據(jù)傳輸方式的不同，可以分為并行總線和串行總線。

并行總線是數(shù)字電路中早也是普遍采用的總線結(jié)構(gòu)。在這種總線上，數(shù)據(jù)線、地址線、控制線等都是并行傳輸，比如要傳輸8位的數(shù)據(jù)寬度，就需要8根數(shù)據(jù)信號線同時(shí)傳輸；如果要傳輸32位的數(shù)據(jù)寬度，就需要32根數(shù)據(jù)信號線同時(shí)傳輸。除了數(shù)據(jù)線以外，如果要尋址比較大的地址空間，還需要很多根地址線的組合來不同的地址空間。圖1.7是一個(gè)典型的微處理器的并行總線的工作時(shí)序，其中包含了1根時(shí)鐘線、16根數(shù)據(jù)線、16根地址線以及一些讀寫控制信號。 甘肅數(shù)字信號測試執(zhí)行標(biāo)準(zhǔn)模擬信號和數(shù)字信號之間的區(qū)別嗎？

數(shù)字信號基礎(chǔ)單端信號與差分信號(Single-end and Differential Signals)

數(shù)字總線大部分使用單端信號做信號傳輸，如TTL/CMOS信號都是單端信號。所謂單端信號，是指用一根信號線的高低電平的變化來進(jìn)行0、1信息的傳輸，這個(gè)電平的高低變化是相對于其公共的參考地平面的。單端信號由于結(jié)構(gòu)簡單，可以用簡單的晶體管電路實(shí)現(xiàn)，而且集成度高、功耗低，因此在數(shù)字電路中得到的應(yīng)用。是一個(gè)單端信號的傳輸模型。

當(dāng)信號傳輸速率更高時(shí)，為了減小信號的跳變時(shí)間和功耗，信號的幅度一般都會(huì)相應(yīng)減小。比如以前大量使用的5V的TTL信號現(xiàn)在使用越來越少，更多使用的是3.3V/2.5V/1.8V/1.5V/1.2V的LVTTL電平，但是信號幅度減小帶來的問題是對噪聲的容忍能力會(huì)變差一些。進(jìn)一步，很多數(shù)字總線現(xiàn)在需要傳輸更長的距離，從原來芯片間的互連變成板卡間的互連甚至設(shè)備間的互連，信號穿過不同的設(shè)備時(shí)會(huì)受到更多噪聲的干擾。更極端的情況是收發(fā)端的參考地平面可能也不是等電位的。因此，當(dāng)信號速率變高、傳輸距離變長后仍然使用單端的方式進(jìn)行信號傳輸會(huì)帶來很大的問題。圖1.12是一個(gè)受到嚴(yán)重共模噪聲干擾的單端信號，對于這種信號，無論接收端的電平判決閾值設(shè)置在哪里都可能造成信號的誤判。

預(yù)加重是一種在發(fā)送端事先對發(fā)送信號的高頻分量進(jìn)行補(bǔ)償?shù)姆椒ǎ@種方法的實(shí)現(xiàn)是通過增大信號跳變邊沿后個(gè)比特(跳變比特)的幅度(預(yù)加重)來完成的。比如對于一個(gè)00111的比特序列來說，做完預(yù)加重后序列里個(gè)1的幅度會(huì)比第二個(gè)和第三個(gè)1的幅度大。由于跳變比特了信號里的高頻分量，所以這種方法實(shí)際上提高了發(fā)送信號中高頻信號的能量。在實(shí)際實(shí)現(xiàn)時(shí)，有時(shí)并不是增加跳變比特的幅度，而是相應(yīng)減小非跳變比特的幅度，減小非跳變比特幅度的這種方法有時(shí)又叫去加重(De-emphasis)。圖1.26反映的是預(yù)加重后信號波形的變化。

對于預(yù)加重技術(shù)來說，其對信號改善的效果取決于其預(yù)加重的幅度的大小，預(yù)加重的幅度是指經(jīng)過預(yù)加重后跳變比特相對于非跳變比特幅度的變化。預(yù)加重幅度的計(jì)算公式如圖1.27所示。數(shù)字總線中經(jīng)常使用的預(yù)加重有3.5dB、6dB、9.5dB等。對于6dB的預(yù)加重來說，相當(dāng)于從發(fā)送端看，跳變比特的電壓幅度是非跳變比特電壓幅度的2倍。 數(shù)字信號上升時(shí)間的定義；

建立時(shí)間和保持時(shí)間加起來的時(shí)間稱為建立/保持時(shí)間窗口，是接收端對于信號保持在 同一個(gè)邏輯狀態(tài)的**小的時(shí)間要求。數(shù)字信號的比特寬度如果窄于這個(gè)時(shí)間窗口就肯定無 法同時(shí)滿足建立時(shí)間和保持時(shí)間的要求，所以接收端對于建立/保持時(shí)間窗口大小的要求實(shí) 際上決定了這個(gè)電路能夠工作的比較高的數(shù)據(jù)速率。通常工 作速率高一些的芯片，很短的建 立時(shí)間、保持時(shí)間就可以保證電路可靠工作，而工作速率低一 些的芯片則會(huì)要求比較長的建 立時(shí)間和保持時(shí)間。

另外要注意的是， 一個(gè)數(shù)字電路能夠可靠工作的比較高數(shù)據(jù)速率不僅取決于接收端對于 建立/保持時(shí)間的要求，輸出端的上升時(shí)間過緩、輸出幅度偏小、信號和時(shí)鐘中有抖動(dòng)、信號 有畸變等很多因素都會(huì)消耗信號建立/保持時(shí)間的裕量。因此一個(gè)數(shù)字電路能夠達(dá)到的比較高數(shù)據(jù)傳輸速率與發(fā)送芯片、接收芯片以及傳輸路徑都有關(guān)系。

建立時(shí)間和保持時(shí)間是數(shù)字電路非常重要的概念，是接收端可靠信號接收的**基本要 求，也是數(shù)字電路可靠工作的基礎(chǔ)?？梢哉f，大部分?jǐn)?shù)字信號的測量項(xiàng)目如數(shù)據(jù)速率、信號 幅度、眼圖、抖動(dòng)等的測量都是為了間接保證信號滿足接收端對建立時(shí)間和保持時(shí)間的要 求，在以后章節(jié)的論述中我們可以慢慢體會(huì)。 數(shù)字信號處理系統(tǒng)的性能取決于3個(gè)因素：采樣頻率、架構(gòu)、字長。甘肅數(shù)字信號測試執(zhí)行標(biāo)準(zhǔn)

數(shù)字信號可通過分時(shí)將大量信號合成為一個(gè)信號（稱復(fù)用信號），通過某個(gè)處理器處理后，再將信號解復(fù)用；甘肅數(shù)字信號測試執(zhí)行標(biāo)準(zhǔn)

理想的跳變位置。抖動(dòng)是個(gè)相對的時(shí)間量，怎么確定信號的理想的跳變位置對于 抖動(dòng)的測量結(jié)果有很關(guān)鍵的影響。對于時(shí)鐘信號的測量，我們通常關(guān)心的是時(shí)鐘信號是否 精確地等間隔，因此這個(gè)理想位置通常是從被測信號中提取的一個(gè)等周期分布時(shí)鐘的跳變 沿；而對于數(shù)據(jù)信號的測量，我們關(guān)心的是這個(gè)信號相對于其時(shí)鐘的位置跳變，因此這個(gè)理 想跳變位置就是其時(shí)鐘有效沿的跳變位置。對于很多采用嵌入式時(shí)鐘的高速數(shù)字電路來 說，由于沒有專門的時(shí)鐘傳輸通道，情況要更復(fù)雜一些，這時(shí)的理想跳變位置通常是指用一 個(gè)特定的時(shí)鐘恢復(fù)電路(可能是硬件的也可能是軟件的)從數(shù)據(jù)中恢復(fù)出的時(shí)鐘的有效跳 變沿。甘肅數(shù)字信號測試執(zhí)行標(biāo)準(zhǔn)

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